안녕하세요.
1편에서 '2나노'는 길이가 아니라 이름이며, 실제 2나노 공정의 게이트 간격은 45nm 안팎이라는 점을 확인했습니다. 그렇다고 2나노가 쉬운 기술이라는 뜻은 아닙니다. 45nm 간격으로 수백억 개의 트랜지스터를 오차 없이 새기려면 트랜지스터 구조, 전력 배선, 빛까지 세 가지를 동시에 바꿔야 했습니다.
이번 2편에서는 2나노 공정을 가능하게 한 세 가지 열쇠인 GAA 트랜지스터, 후면 전력 공급, EUV와 High-NA EUV 노광을 인텔·TSMC·ASML의 공식 발표와 IEEE, SemiAnalysis 등 해외 분석 자료를 중심으로 해부하고, 2026년 현재 TSMC·삼성·인텔 3사가 어디까지 왔는지 정리했습니다.
반도체 나노 해부 연재 구성
① '2나노'는 길이가 아니라 이름이다 — 나노 숫자의 진실
② 2나노는 어떻게 만드나 — GAA 트랜지스터, 후면 전력, High-NA EUV (이번 글)
③ 작아질수록 비싸진다 — 트랜지스터 원가 역전과 '나노 이후'의 로드맵
이 글의 핵심
첫째, 트랜지스터는 채널을 3면에서 감싸던 핀펫(FinFET)에서 4면을 모두 감싸는 GAA로 바뀌었습니다. 2025년부터 TSMC·삼성·인텔 3사가 모두 GAA를 본격 양산하고 있습니다.
둘째, 전력선을 칩 뒷면으로 옮기는 후면 전력 기술이 등장했습니다. 인텔 시험 칩에서는 동작 주파수 6% 향상과 전압 강하 30% 이상 개선이 확인됐고, TSMC는 A16에서 N2P 대비 속도 8~10% 향상 또는 전력 15~20% 절감을 목표로 합니다.
셋째, 빛은 파장 13.5nm의 EUV가 담당합니다. 해상도를 13nm에서 8nm로 높인 High-NA EUV는 대당 약 3억8천만 달러로, 인텔은 도입했지만 TSMC는 2029년까지 쓰지 않기로 했습니다.
1. 웨이퍼 한 장의 여정: 1,500단계, 4개월
먼저 규모부터 보겠습니다. 국제반도체장비재료협회(SEMI)는 최첨단 대형 팹이 매달 웨이퍼 10만 장을 약 1,500단계의 공정에 투입하고, 약 4개월 뒤 99% 이상을 완성품으로 내보낸다고 설명합니다. 단순 계산하면 웨이퍼 한 장이 하루에 약 12.5단계씩, 넉 달 동안 쉬지 않고 가공되는 셈입니다.
이 1,500단계는 몇 가지 기본 동작의 반복입니다. 얇은 막을 입히는 증착, 빛으로 회로 무늬를 찍는 노광, 필요 없는 부분을 깎아내는 식각, 표면을 평평하게 가는 연마, 그리고 세정과 검사입니다. 트랜지스터층을 만든 뒤에는 그 위로 10층이 넘는 금속 배선을 한 층씩 쌓아 올립니다.
이 중 가장 비싸고 중요한 단계가 노광입니다. TSMC의 3나노(N3)는 EUV 노광을 최대 25개 층에 쓰는 것으로 알려졌고, 삼성은 3나노에서 20개 층이던 EUV 공정을 2나노에서 20개 후반으로 늘린 것으로 보도됐습니다. 공정이 미세해질수록 가장 비싼 장비를 거치는 횟수가 늘어나는 구조입니다.
| 숫자로 보는 2나노 공장 | 값 | 출처 |
|---|---|---|
| 최첨단 팹 공정 단계 수 | 약 1,500단계 | SEMI |
| 웨이퍼 투입부터 완성까지 | 약 4개월 | SEMI |
| 하루 평균 처리 단계(단순 계산) | 약 12.5단계 | 계산 |
| TSMC 3나노 EUV 노광 층수 | 최대 25개 층 | AnandTech 보도 |
| High-NA EUV 장비 1대 가격 | 약 3억8천만 달러 | ASML 발표 기준 보도 |
2. 트랜지스터: 핀펫에서 GAA로
트랜지스터는 게이트에 전압을 걸어 채널에 흐르는 전류를 켜고 끄는 스위치입니다. 크기가 작아질수록 게이트가 채널을 제대로 통제하지 못해, 꺼져 있어야 할 때도 전류가 새는 문제가 커집니다. 그래서 게이트가 채널을 감싸는 면적을 늘리는 방향으로 구조가 바뀌어 왔습니다. 평면 트랜지스터는 위쪽 1면만, 2012년 인텔 22nm부터 쓰인 핀펫은 지느러미처럼 세운 채널의 3면을 감쌌습니다. GAA(Gate-All-Around)는 이름 그대로 채널의 4면을 모두 감쌉니다.
GAA는 이렇게 만든다
IEEE Spectrum이 설명한 GAA 나노시트의 기본 제조 방식은 의외로 직관적입니다. 먼저 실리콘과 실리콘게르마늄(SiGe)을 시루떡처럼 번갈아 여러 층 쌓습니다. 이 층을 회로 모양대로 깎아낸 뒤, 실리콘게르마늄만 골라 녹이는 식각액을 넣습니다. 그러면 실리콘 층만 공중에 뜬 얇은 판, 즉 나노시트로 남습니다. 마지막으로 판과 판 사이의 빈 공간까지 게이트 물질로 채우면, imec의 설명처럼 게이트가 채널을 완전히 감싸고 채널 사이까지 채운 트랜지스터가 완성됩니다.
말은 간단하지만, 몇 나노미터 두께의 판을 무너뜨리지 않고 한 층만 골라 녹여 내는 공정은 매우 까다롭습니다. 회사마다 부르는 이름도 다릅니다. 삼성은 MBCFET, TSMC는 나노시트, 인텔은 리본펫(RibbonFET)이라고 부릅니다.
GAA를 가장 먼저 상용화한 곳은 삼성입니다. 2022년 6월 3나노 공정에서 세계 최초로 GAA(MBCFET) 초도 생산을 시작했습니다. 다만 한진만 삼성전자 파운드리사업부장은 2024년 말 취임 메시지에서 GAA 전환은 누구보다 먼저 이뤘지만 사업화에서는 부족함이 많았다고 인정했습니다. SemiAnalysis는 GAA의 본격적인 대량 양산은 2025년 3사 모두에서 시작됐고, 일본 라피더스가 2027년 뒤따를 것으로 봤습니다.
3. 전력선을 칩 뒷면으로: 후면 전력 공급
지금까지 칩은 트랜지스터층 위로 신호선과 전력선을 함께 쌓았습니다. 외부에서 들어온 전력은 10층이 넘는 배선을 뚫고 내려와야 트랜지스터에 닿습니다. 트랜지스터가 촘촘해질수록 전력선과 신호선이 같은 공간을 두고 다투고, 긴 경로를 지나며 전압이 떨어지는 문제(IR 드롭)도 커집니다.
후면 전력 공급(BSPDN)은 전력선을 아예 웨이퍼 뒷면으로 옮기는 기술입니다. 앞면은 신호선만, 뒷면은 전력선만 맡는 구조입니다.
인텔이 공개한 숫자
이 기술을 가장 먼저 제품화한 곳은 인텔입니다. 인텔은 2023년 VLSI 학회에서 자사 후면 전력 기술 PowerVia를 적용한 시험 칩 결과를 공개했습니다. 인텔 4 공정으로 만든 E코어 시험 칩에서 칩 넓은 영역의 셀 활용률이 90%를 넘었고, 같은 설계의 기존 방식 대비 전압 강하가 30% 이상 개선됐으며, 동작 주파수가 6% 높아졌습니다.
눈여겨볼 대목이 하나 더 있습니다. Tom's Hardware에 따르면 인텔은 전력선을 뒤로 뺀 덕분에 가장 촘촘한 배선층(M0)의 간격을 30nm에서 36nm로 오히려 넓힐 수 있었다고 설명했습니다. 1편에서 중국 SMIC '7나노'의 배선 간격(32.5nm)이 인텔 18A 제품(36nm)보다 좁았던 장면을 떠올려 보면, 배선 간격 하나로 공정 수준을 판단하기 어려운 이유가 하나 더 보입니다.
TSMC는 더 어려운 길을 택했다
TSMC의 후면 전력 기술 '슈퍼 파워 레일'은 A16 공정에 처음 들어갑니다. 인텔 방식이 미세한 관통 비아로 뒷면 전력선을 트랜지스터 쪽에 연결한다면, TSMC는 전력선을 트랜지스터의 소스와 드레인에 직접 연결합니다. 공정은 더 복잡하지만 효율을 높이기 위한 선택이라는 것이 TSMC의 설명입니다. SemiAnalysis도 인텔 방식이 만들기는 조금 더 쉽지만 집적도 이득은 직접 연결 방식보다 작다고 평가했습니다.
TSMC가 공식 제시한 A16의 목표는 N2P 대비 속도 8~10% 향상 또는 전력 15~20% 절감, 칩 밀도 최대 1.10배입니다. A16은 2026년 생산 준비를 마치지만, 실제 대량 생산은 고객 일정에 맞춰 2027년에 시작됩니다. 삼성은 후면 전력을 적용한 2나노 변형 공정(SF2Z)을 2027년 양산 목표로 2024년 로드맵에 올렸습니다.
4. 빛: EUV와 High-NA EUV
파장을 14분의 1로 줄인 빛
노광은 빛으로 마스크의 회로 무늬를 웨이퍼 위 감광액에 찍어내는 과정입니다. 빛의 파장이 짧을수록 더 가는 선을 그릴 수 있습니다. 이전 세대 장비가 쓰던 심자외선(ArF)의 파장은 193nm였고, 극자외선(EUV)은 13.5nm로 약 14분의 1입니다. 덕분에 한 번에 찍을 수 있는 선이 가늘어져, 여러 번 나눠 찍는 복잡한 공정을 크게 줄일 수 있었습니다.
EUV 빛은 이렇게 만든다
문제는 이 빛을 만드는 방법입니다. EUV 장비를 독점 생산하는 네덜란드 ASML의 설명에 따르면 과정은 이렇습니다.
- 녹인 주석 방울을 초속 약 70m로 쏘아 보냅니다.
- 약한 레이저로 먼저 방울을 쳐서 팬케이크처럼 납작하게 만듭니다.
- 강한 레이저로 다시 쳐서 약 50만 K, 태양 표면보다 뜨거운 플라스마로 만듭니다. 이 플라스마가 EUV 빛을 냅니다.
- 이 과정을 1초에 5만 번 반복합니다.
1초에 5만 번이면 하루에 약 43억 2천만 번입니다. EUV 빛은 공기에도 흡수되기 때문에 빛이 지나는 경로 전체를 진공으로 유지해야 하고, 렌즈 대신 몰리브덴과 실리콘을 번갈아 약 100층 입힌 특수 거울로 빛을 모읍니다. 이 거울을 만드는 독일 자이스(ZEISS)는 거울 표면을 독일 국토 크기로 확대해도 가장 큰 오차가 0.1mm에 불과한 수준이라고 설명합니다.
ASML은 2026년 2월 로이터 인터뷰에서 광원 출력을 현재 양산 장비 수준인 600W에서 1,000W까지 높이는 데 성공했다고 밝혔습니다. 주석 방울을 초당 약 10만 개로 두 배 늘리는 방식으로, 2030년까지 장비 한 대가 시간당 약 330장의 웨이퍼를 처리하게 하는 것이 목표입니다. 현재 약 220장보다 50% 많은 양입니다. 다만 아직 연구 단계의 성과이고, 이 광원을 단 양산 장비는 2030년 무렵 나올 예정입니다.
High-NA EUV: 더 정밀하지만 두 배 비싸다
High-NA EUV는 빛의 파장은 그대로 두고, 빛을 모으는 광학계의 개구수(NA)를 0.33에서 0.55로 키운 장비입니다. 한 번 노광으로 그릴 수 있는 최소 해상도가 13nm에서 8nm로 좋아집니다. ASML은 트랜지스터를 약 1.7배 작게, 밀도를 최대 2.9배 높게 찍을 수 있다고 설명합니다.
| 구분 | 기존 EUV(Low-NA) | High-NA EUV |
|---|---|---|
| 개구수(NA) | 0.33 | 0.55 |
| 한 번 노광 해상도 | 13nm | 8nm |
| 장비 가격 | 1억5천만~2억 유로대 | 3억5천만 유로 이상 (약 3억8천만 달러) |
| 주요 도입 현황 | TSMC·삼성·인텔 등 양산 전반 | 인텔 14A 도입, 삼성 1.4나노용 입고 TSMC는 2029년까지 미도입 |
자료: ASML, Tom's Hardware, TrendForce 등 보도 종합. 가격은 보도 기준 추정치.
원화로 환산하면 High-NA 장비 한 대는 약 5,300억 원(달러당 1,400원 가정)입니다. 가격이 기존 장비의 약 두 배라서, 어떤 회사가 언제 도입하느냐가 곧 전략의 차이로 드러납니다.
인텔은 가장 먼저 뛰어들었습니다. 2025년 12월 양산용 High-NA 장비(EXE:5200B)의 설치와 인수 시험을 마쳤고, 이 장비를 14A 공정의 핵심 층에 쓸 계획입니다. 인텔은 시험 과정에서 특정 층을 만드는 데 필요한 공정 단계를 40개에서 10개 미만으로 줄였다고 밝혔습니다. 기존 장비로 여러 번 나눠 찍던 과정을 한 번의 노광으로 대신한 효과로 풀이됩니다. 14A는 2027년 위험 생산, 이듬해 양산이 목표입니다.
TSMC는 반대 선택을 했습니다. 올해 4월 북미 기술 심포지엄에서 2029년 양산 예정인 A13·A12 공정까지 High-NA 없이 가겠다고 밝혔습니다. High-NA 장비가 아직 너무 비싸다는 판단으로 알려졌습니다. 업계 1위 파운드리가 가장 비싼 신형 장비 도입을 미루고 있다는 점은 해외 업계에서 핵심 쟁점으로 꼽힙니다.
삼성은 그 중간입니다. Tom's Hardware의 2026년 5월 보도에 따르면 삼성은 2025년 10월 첫 EXE:5200B를 들여왔고, 2026년 상반기 두 번째 장비를 1.4나노 파운드리 공정용으로 들일 계획이었습니다.
5. 2026년 3사 현황
| 구분 | TSMC | 삼성전자 | 인텔 |
|---|---|---|---|
| 2나노급 첫 공정 | N2(2025년 양산) | SF2(2025년 양산, 엑시노스 2600) | 18A(2025년 말 양산, 팬서레이크) |
| GAA 이름 | 나노시트 | MBCFET(3나노부터) | 리본펫 |
| 후면 전력 | A16(2027년 양산) | 2027년 목표 | 18A부터 적용(PowerVia) |
| High-NA EUV | 2029년까지 미도입 | 1.4나노용 도입 진행 | 14A부터 적용 |
| 다음 세대 | A14(2028년) | 1.4나노(2029년으로 연기) | 14A(2027년 위험 생산) |
자료: 각 사 발표, Tom's Hardware, TrendForce, BigGo 등 보도 종합(2026년 9월 기준).
TSMC는 2025년 2나노 양산에 들어갔고, 올해 2분기 웨이퍼 매출에서 2나노 비중은 3%였습니다. 아직은 3나노(30%)와 5나노(33%)가 주력이지만 3분기부터 2나노의 가파른 증산을 예고했습니다. 개량형 N2P는 3나노(N3E) 대비 같은 전력에서 속도 18% 향상 또는 같은 속도에서 전력 36% 절감, 로직 밀도 1.2배를 내세웁니다.
삼성전자는 2025년 1세대 2나노(SF2)로 엑시노스 2600 양산에 들어갔습니다. SF2는 3나노 대비 성능 12%, 전력 효율 25% 향상과 면적 5% 축소를 목표로 개발됐습니다. 초기 수율은 50% 안팎으로 알려졌고, 올해 1분기에는 60% 이상으로 올라온 것으로 전해지지만 공식 발표 수치는 아닙니다. 미국 테일러 공장에서는 2027년 하반기 테슬라 AI 칩을 2나노로 양산할 예정이고, 1.4나노 양산 목표는 2027년에서 2029년으로 미뤄졌습니다.
인텔은 GAA와 후면 전력을 함께 적용한 18A로 팬서레이크를 양산하며, 두 기술을 결합한 공정을 가장 먼저 대량 생산한 회사가 됐습니다. 다만 1편에서 봤듯 밀도에서는 TSMC N2에 뒤지고, 이제 High-NA를 쓰는 14A로 승부를 걸고 있습니다.
마무리: 2나노를 만드는 세 가지 열쇠
정리하면 2나노 공정은 세 가지 변화가 동시에 맞물린 결과입니다. 게이트가 채널을 4면에서 감싸는 GAA로 누설 전류를 잡았고, 전력선을 뒷면으로 빼 배선 공간과 전압 손실 문제를 풀기 시작했으며, 13.5nm 파장의 EUV가 45nm 간격의 회로를 새기고 있습니다.
흥미로운 점은 3사의 선택이 모두 다르다는 것입니다. 삼성은 GAA를 가장 먼저 도입했고, 인텔은 후면 전력과 High-NA를 가장 먼저 택했으며, TSMC는 검증된 기술로 가장 촘촘한 밀도와 가장 높은 점유율을 지키고 있습니다. 다음 3편에서는 이 모든 기술이 왜 칩값을 끌어올리는지, 트랜지스터 한 개의 원가가 처음으로 오르기 시작한 이유와 '나노 이후'의 로드맵을 숫자로 해부하겠습니다.
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이상, 템아이티 였습니다.
참고 자료
- SEMI, "The Gigafab Minute" 관련 설명 — 링크
- IEEE Spectrum, "The Next 15 Years of Moore's Law, According to Imec" (GAA 나노시트 제조 방식 설명 포함, 2026년 5월) — 링크
- Intel Newsroom, "PowerVia Test Shows Industry-Leading Performance" (2023년 6월) — 링크
- Tom's Hardware, "Intel Details PowerVia Backside Power Delivery Technology" (2023년 6월) — 링크
- TSMC, 첨단 공정 기술 소개(N2·N2P·A16·A14) — 링크
- SemiAnalysis, "Clash of the Foundries: Gate All Around + Backside Power at 2nm" — 링크
- ASML, "The hottest thing about ASML machines" — 링크
- heise online, ASML EUV 광원 1,000W 달성 보도 — 링크
- Tom's Hardware, "Intel installs industry's first commercial High-NA EUV lithography tool" (2025년 12월) — 링크
- TechPowerUp, "Intel Installs ASML TWINSCAN EXE:5200B High-NA EUV Machine for 14A Node" — 링크
- Tom's Hardware, "TSMC unveils process technology roadmap through 2029" (2026년 4월) — 링크
- Tom's Hardware, "ASML's roadmap for chipmaking lithography tools examined" (2026년 5월) — 링크
- TSMC 2026년 2분기 실적 자료(SEC Form 6-K) — 링크
- Samsung Newsroom, "Samsung Begins Chip Production Using 3nm Process Technology With GAA Architecture" (2022년 6월) — 링크
- imec, "2D-material based devices in the logic scaling roadmap" (GAA 게이트 구조 설명) — 링크
- AnandTech, "Samsung Foundry Unveils Updated Roadmap: BSPDN and 2nm Evolution Through 2027" (2024년 6월, 보관본) — 링크
- Evertiq, ASML EUV 광원 1,000W 로이터 보도 정리(2026년 2월) — 링크
본 글의 공정 단계 수, EUV 층수, 장비 가격, 수율은 기업 발표 또는 해외·국내 보도에 근거한 수치이며, 수율과 장비 가격은 공식 확정치가 아닌 보도·추정치입니다. 원화 환산(달러당 1,400원)과 하루 처리 단계·주석 방울 수는 단순 계산입니다. 글의 도식은 모두 템아이티가 직접 제작한 개념도로 실제 치수·비율과 다릅니다.
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