안녕하세요.
뉴스에는 거의 매일 2나노, 1.6나노, 1.4나노 같은 숫자가 등장합니다. 숫자가 작을수록 앞선 기술이라는 건 누구나 압니다. 그런데 질문을 하나 바꿔 보겠습니다. 2나노 칩을 전자현미경으로 들여다보면, 2nm짜리 트랜지스터 간격이나 배선이 보일까요?
답은 '아니요'입니다. 오늘날 공정 이름에 붙은 숫자는 게이트 길이, 게이트 간격, 배선 간격 등 트랜지스터의 대표 치수 어느 것과도 대응하지 않습니다. 이번 1편에서는 이 숫자가 언제, 왜 실제 크기와 멀어졌는지, 그리고 해외 업계와 연구기관은 대신 무엇으로 공정을 비교하는지를 IEEE, TechInsights, SemiAnalysis, imec 등 해외 자료를 중심으로 정리했습니다.
반도체 나노 해부 연재 구성
① '2나노'는 길이가 아니라 이름이다 — 나노 숫자의 진실 (이번 글)
② 2나노는 어떻게 만드나 — GAA 트랜지스터, 후면 전력, High-NA EUV
③ 작아질수록 비싸진다 — 트랜지스터 원가 역전과 '나노 이후'의 로드맵
이 글의 핵심
첫째, 국제 반도체 로드맵(IRDS)이 예상한 '2나노' 공정의 게이트 간격은 약 45nm, 가장 촘촘한 배선 간격은 약 20nm입니다. 이름의 숫자보다 각각 22.5배, 10배 큽니다.
둘째, 이름만 보면 5나노에서 2나노로 가며 면적이 6.25배 줄어야 하지만, 같은 로드맵의 게이트 간격과 배선 간격으로 만든 격자 면적은 1.7배 줄어드는 데 그칩니다.
셋째, 이름이 작다고 더 촘촘한 것도 아닙니다. 인텔 '1.8나노급' 18A의 고밀도 셀 밀도는 TSMC '2나노' N2의 약 76%이고, 중국 SMIC의 '7나노'는 배선 간격이라는 한 지표에서 인텔 18A 제품보다 촘촘했습니다.
1. '2나노' 칩을 확대하면 보이는 숫자
공정의 촘촘함을 보여주는 가장 대표적인 치수는 두 가지입니다. 하나는 트랜지스터의 스위치 역할을 하는 게이트와 게이트 사이의 거리인 '게이트 간격(CGP, Contacted Gate Pitch)'이고, 다른 하나는 트랜지스터를 잇는 가장 촘촘한 금속 배선의 간격인 '최소 배선 간격(MP, Metal Pitch)'입니다. IEEE 산하 국제 반도체 로드맵(IRDS)의 2021년 업데이트는 공정 이름별로 이 두 값을 다음과 같이 예상했습니다.
치수는 IRDS 2021 업데이트 예상치.
| 공정 이름 | 게이트 간격(CGP) | 최소 배선 간격(MP) | 이름 대비 게이트 간격 |
|---|---|---|---|
| "5nm" | 51nm | 30nm | 10.2배 |
| "3nm" | 48nm | 24nm | 16배 |
| "2nm" | 45nm | 20nm | 22.5배 |
자료: IEEE IRDS 2021 More Moore 예상치(영문 위키백과 5nm·3nm·2nm 공정 문서 재인용). IRDS는 2나노를 '2.1nm 노드 범위 레이블'로 표기. 배수는 계산.
실제 회사가 공개한 값도 이름과 거리가 멉니다. TSMC가 학회에서 공개한 첫 3나노 공정(N3B)의 게이트 간격은 45nm, 최소 배선 간격은 23nm였습니다. 이름은 3나노지만 게이트 간격은 IRDS가 '2나노'에 예상한 값과 같은 수준입니다.
표를 거꾸로 읽으면 흥미로운 사실이 보입니다. 이름의 숫자는 5에서 2로 2.5배 작아지지만, 게이트 간격은 51nm에서 45nm로 약 1.13배, 배선 간격은 30nm에서 20nm로 1.5배 줄어들 뿐입니다. 이름대로라면 같은 회로가 차지하는 면적은 (5÷2)²=6.25배 작아져야 합니다. 그런데 게이트 간격과 배선 간격을 곱한 격자 면적은 1,530nm²에서 900nm²로 1.7배 줄어듭니다. 실제 칩 밀도는 셀 높이와 설계 기법에 따라 이보다 더 개선될 수 있지만, 이름이 암시하는 6배와는 거리가 멉니다.
감을 잡기 위해 하나 더 계산해 보겠습니다. 굵기 약 0.08mm의 머리카락 폭에 45nm 간격으로 게이트를 줄 세우면 약 1,780개가 들어갑니다. 여전히 상상하기 어려울 만큼 작지만, '2nm'라는 이름이 주는 인상보다는 20배 이상 큰 세계입니다.
2. 숫자는 언제부터 어긋났나
처음부터 이랬던 것은 아닙니다. 2009년 IEEE Spectrum에 실린 ASML 수석과학자 빌 아놀드의 해설에 따르면, 노드라는 말은 원래 트랜지스터에서 가장 작은 부분의 크기를 가리켰고 1990년대 후반까지 그 부분은 대개 게이트였습니다. 메모리는 첫 배선층 간격의 절반인 '하프 피치'를 기준으로 삼았습니다. 그런데 1990년대 로직 칩 업계가 '메가헤르츠 전쟁'이라 불린 클럭 속도 경쟁을 벌이며 게이트를 공격적으로 줄였고, 2000년 무렵에는 게이트가 반도체에서 가장 작은 구조가 됐습니다.
그러자 숫자들이 따로 놀기 시작했습니다. 같은 해설에 따르면 2005년 인텔 프로세서의 게이트 폭은 32nm였는데, 공정 이름은 '65nm'였고 첫 배선층의 하프 피치는 105nm였습니다. 한 공정에 서로 다른 숫자 세 개가 붙은 셈입니다. 국제반도체기술로드맵(ITRS)은 결국 2005년 '노드'라는 용어를 공식적으로 버렸지만, 업계는 그 뒤로도 이 이름을 계속 썼습니다.
영문 위키백과가 인용한 EE Journal 분석처럼, 적어도 1997년 이후 노드 이름은 실제 치수와 무관한 마케팅 명칭이 됐다고 보는 것이 일반적입니다. 흥미로운 반전은 방향입니다. 2005년에는 실제 게이트(32nm)가 이름(65nm)보다 작았는데, 지금은 이름(2nm)이 게이트 간격(45nm 안팎)보다 훨씬 작습니다.
결정적인 전환점은 트랜지스터가 입체가 된 순간입니다. 2012년 인텔이 22nm 공정에서 지느러미 모양의 3차원 트랜지스터 FinFET을 상용화했고, 이후 14nm 공정은 모든 회사가 FinFET을 썼습니다. 평면이 아니라 입체 구조가 되자 길이 하나로 공정을 대표하는 것 자체가 불가능해졌습니다.
그 뒤로 회사마다 이름이 제각각이 됐습니다. TSMC와 삼성의 10나노 공정은 트랜지스터 밀도로 보면 인텔의 14나노와 10나노 사이에 있었고, TSMC의 7나노는 치수상 인텔 10나노와 비슷했습니다. 이름에서 불리해진 인텔은 2021년 공정 이름을 경쟁사 수준에 맞춰 새로 붙였고, 2나노 이후에는 옹스트롬(0.1nm) 단위를 써서 '20A', '18A'라는 이름을 내놨습니다. 이 가운데 20A는 2024년 9월 개발을 중단하고 18A로 직행했습니다. 물론 18A도 18옹스트롬짜리 구조를 뜻하지 않습니다.
결국 오늘날 공정 이름은 길이가 아니라 '세대 번호'에 가깝습니다. 같은 회사 안에서 숫자가 작아지면 다음 세대라는 뜻일 뿐, 회사끼리 숫자를 비교하는 것은 의미가 크지 않습니다.
3. 해외에서는 무엇으로 공정을 재나
IEEE Spectrum이 소개한 'GMT 표기법'
2020년 IEEE Spectrum은 '노드 이름은 난센스(The Node is Nonsense)'라는 제목의 기사에서 이름 대신 실제 치수를 적자는 제안을 소개했습니다. IRDS 의장 파올로 가르지니가 제안한 GMT 표기법으로, 게이트 간격(G), 배선 간격(M), 트랜지스터를 쌓은 층수(T)를 이어 붙입니다. 기사에서 예로 든 당시 IRDS 로드맵의 5나노 칩은 'G48M36T1'이었습니다.
같은 방식으로 앞의 IRDS 2021 예상치를 바꿔 보면 '2나노'는 G45M20T1, '3나노'는 G48M24T1이 됩니다. 참고로 로드맵은 해마다 개정돼 같은 '5나노'라도 판에 따라 예상치가 다릅니다(2020년판 G48M36, 2021년판 G51M30). 입에 붙는 이름은 아니지만 어떤 숫자를 봐야 하는지 정확히 알려줍니다. 층수(T)가 들어간 이유도 중요합니다. 지금은 트랜지스터가 한 층뿐이라 T1이지만, 앞으로는 트랜지스터를 위로 쌓는 방향으로 발전하기 때문입니다. 이 이야기는 3편에서 자세히 다룹니다.
연구기관 imec도 "이름은 이름일 뿐"
세계 반도체 기술 로드맵을 제시하는 벨기에 연구기관 imec의 2026년 로드맵을 다룬 IEEE Spectrum 기사도 같은 점을 짚었습니다. 'A7'(7옹스트롬) 같은 공정 이름은 이름일 뿐이고 실제로 7옹스트롬 크기의 구조가 있다는 뜻은 아니라고 설명하면서, 대신 게이트 간격(CPP), 셀 높이, 트랙 수 같은 치수로 로드맵을 표기했습니다. Tom's Hardware는 이 로드맵이 무어의 법칙을 '트랜지스터를 작게 만드는 것'에서 '셀 크기와 수직 적층'의 문제로 재정의했다고 평가했습니다.
| 지표 | 뜻 | 왜 중요한가 |
|---|---|---|
| 게이트 간격(CGP) | 트랜지스터와 트랜지스터 사이 거리 | 가로 방향 집적도를 결정 |
| 최소 배선 간격(MP) | 가장 촘촘한 금속 배선의 간격 | 배선을 얼마나 빽빽하게 깔 수 있는지 |
| 셀 높이·트랙 수 | 기본 논리 회로(셀)의 세로 크기와 그 안의 배선 줄 수 | imec가 향후 집적도의 핵심으로 보는 값 |
| 트랜지스터 밀도 | 1㎟에 들어가는 트랜지스터 수(MTr/㎟) | 종합 집적도. 단, 어떤 셀 기준인지 확인 필요 |
| SRAM 밀도 | 칩 안 캐시 메모리의 집적도(Mb/㎟) | 캐시가 칩 면적의 큰 비중을 차지 |
4. 실제로 줄 세우면: '2나노급' 3사 비교
이제 이름이 아니라 밀도로 비교해 보겠습니다. 반도체 역설계 분석 기업 TechInsights는 각 사가 국제전자소자학회(IEDM)에서 공개한 자료를 바탕으로 고밀도(HD) 표준셀 기준 트랜지스터 밀도를 다음과 같이 추정했습니다.
이름으로만 보면 인텔 18A(1.8나노급)가 TSMC N2(2나노)보다 앞선 공정처럼 보입니다. 하지만 고밀도 셀 밀도는 N2가 1㎟당 3억1,300만 개로 18A(2억3,800만 개)의 약 1.32배, 삼성 SF2·SF3P(2억3,100만 개)의 약 1.35배입니다. 캐시 메모리인 SRAM 밀도도 N2가 38Mb/㎟로 18A의 31.8Mb/㎟보다 약 19% 높습니다. 미국 반도체 분석기관 SemiAnalysis는 18A가 이름과 달리 밀도로는 3나노급 공정에 더 가깝다고 평가했습니다.
다만 밀도가 전부는 아닙니다. TechInsights는 성능 면에서는 인텔 18A가 앞설 수 있다고 봤습니다. 18A가 전력선을 웨이퍼 뒷면으로 옮긴 후면 전력 공급 기술을 먼저 적용한 점이 강점으로 꼽히는데, 이 기술은 2편에서 다룹니다. 또 위 수치는 고밀도 셀만의 비교라서, 실제 칩은 고성능·저전력 셀을 섞어 쓰기 때문에 제품 전체의 밀도 차이는 이보다 작을 수 있습니다.
숫자 감각을 위해 하나 더 계산해 보면, N2 고밀도 셀 기준으로 손톱만 한 1㎠에는 트랜지스터 약 313억 개가 들어갑니다. 세계 인구(약 82억 명)의 3.8배입니다.
5. '7나노'가 '1.8나노'를 이긴 날
이름과 실제의 괴리를 가장 극적으로 보여준 사례는 올해 6월 나왔습니다. SemiAnalysis가 새로 연 반도체 역설계 연구소(STEEL)의 첫 분석 대상은 화웨이 스마트폰 칩 기린 9030이었습니다. 이 칩을 만든 중국 SMIC의 3세대 '7나노' 공정(N+3)은 최소 배선 간격이 32.5nm로 측정됐습니다. 인텔 '1.8나노급' 18A로 만든 팬서레이크 CPU의 36nm보다 약 10% 촘촘한 값입니다.
| 항목 | SMIC N+3 ('7나노') | 비교 대상 |
|---|---|---|
| 최소 배선 간격 | 32.5nm | 인텔 18A 팬서레이크 36nm (18A 공정 자체는 약 32nm까지 지원) |
| 트랜지스터 밀도(추정) | 약 1억1,340만 개/㎟ | TSMC N6 약 1억770만 개/㎟ |
| 고밀도 라이브러리 밀도 | 인텔 18A보다 38% 낮음 | |
자료: SemiAnalysis STEEL 분석(2026년 6월), Tom's Hardware 보도.
극자외선(EUV) 노광 장비 없이 기존 심자외선(DUV) 장비로 여러 번 나눠 찍는 방식과 설계 최적화를 총동원해 얻은 결과라는 점에서, SMIC의 성과 자체는 의미가 있습니다. 하지만 SemiAnalysis 스스로 이 비교가 유리한 지표 하나를 골라낸 불완전한 비교라고 선을 그었습니다. 종합 밀도에서는 인텔 18A 고밀도 라이브러리보다 38% 뒤지고, 공정의 복잡도와 효율에서도 대가를 치르고 있다는 설명입니다.
이 사례의 교훈은 명확합니다. 공정 이름도, 지표 하나도 공정의 전체 실력을 말해주지 않습니다. '7나노가 1.8나노를 이겼다'는 제목과 '7나노는 1.8나노보다 한참 뒤처졌다'는 제목은 둘 다 절반만 맞습니다.
6. D램의 '10나노급 6세대'는 또 다른 언어
한국 독자라면 메모리 반도체의 숫자도 궁금하실 겁니다. 메모리는 로직과 다른 잣대를 써 왔습니다. 앞서 소개한 IEEE Spectrum 해설처럼 로직이 게이트를 기준으로 삼던 시절에도 메모리는 배선 간격의 절반인 하프 피치를 기준으로 삼았습니다.
D램은 10나노대에 들어선 뒤로는 숫자 대신 세대 기호를 붙이고 있습니다. SK하이닉스에 따르면 10나노급 D램은 1x, 1y, 1z, 1a, 1b 순으로 개발됐고, 2024년 8월 세계 최초로 개발한 1c가 6세대입니다. 회사는 1c를 '10나노대 초반'의 공정이라고 설명하며 구체적인 치수는 밝히지 않았고, 국내 언론은 약 11nm 수준으로 추정했습니다. 미국 마이크론은 같은 세대를 그리스 문자로 1α, 1β, 1γ처럼 표기하며, 2025년 2월 6세대 10나노급인 1γ D램 샘플 출하를 발표했습니다. 해외 전문지 eeNews Europe은 '10나노급'이 최소 치수 10~19nm 사이를 뜻한다고 설명합니다.
그래서 'D램 10나노대 초반'과 '로직 2나노'를 놓고 메모리가 뒤처졌다고 보는 것은 잘못된 비교입니다. 서로 다른 잣대로 붙인 이름이기 때문입니다. 2024년 국내 보도에 따르면 업계는 10나노급 7세대(1d) 이후 2030년 무렵 한 자릿수 나노 세대로 넘어갈 것으로 전망합니다.
7. 반도체 뉴스를 읽을 때 체크할 것
- 숫자는 같은 회사 안에서만 비교합니다. TSMC N3와 N2의 비교는 의미가 있지만, TSMC N2와 인텔 18A를 이름으로 비교하는 것은 의미가 적습니다.
- 밀도 수치는 어떤 셀 기준인지 확인합니다. 고밀도(HD) 셀과 고성능(HP) 셀의 밀도는 크게 다르고, 발표 자료는 대개 가장 유리한 수치를 앞세웁니다.
- 성능 개선률은 조건을 봅니다. '같은 전력에서 성능 15% 향상'과 '같은 성능에서 전력 30% 절감'은 동시에 얻는 값이 아니라 둘 중 하나를 고르는 값입니다.
- 접미사는 같은 세대의 개량형입니다. N2P, N2X, SF2P처럼 뒤에 붙은 글자는 새 세대가 아니라 같은 세대의 개선판을 뜻합니다.
- 메모리와 로직의 숫자는 섞지 않습니다. D램의 '10나노급'과 로직의 '2나노'는 서로 다른 기준입니다.
마무리
'2나노'는 칩 속 어딘가의 길이가 아니라, 반도체 업계가 합의 없이 이어 온 세대의 이름입니다. 실제 게이트 간격은 45nm 안팎이고, 이름이 더 작은 공정이 더 촘촘하지 않을 수도 있으며, 뒤처졌다고 여겨지는 공정이 지표 하나에서는 앞설 수도 있습니다. 그래서 해외 업계는 이름 대신 게이트 간격, 배선 간격, 셀 높이, 밀도를 봅니다.
그렇다면 이 45nm 간격의 트랜지스터는 실제로 어떻게 만들어질까요? 다음 2편에서는 2나노 공정의 핵심인 GAA 트랜지스터, 후면 전력 공급, 그리고 대당 수천억 원짜리 High-NA EUV 장비를 해외 자료로 해부하겠습니다.
오늘은 좀 어려운 글이지만, 전문자료 수집 차원에서 적었습니다.
이상, 템아이티 였습니다.
참고 자료
- IEEE Spectrum, Samuel K. Moore, "A Better Way to Measure Progress in Semiconductors" (2020년 7월, 인쇄판 제목 'The Node is Nonsense') — 링크
- IEEE Spectrum, Bill Arnold(ASML), "Shrinking Possibilities" (2009년 4월) — 링크
- IEEE Spectrum, "The Next 15 Years of Moore's Law, According to Imec" (2026년 5월) — 링크
- Tom's Hardware, "Imec's 2026 roadmap details 0.3nm nodes by 2038" (2026년 6월) — 링크
- Tom's Hardware, "Intel's 18A and TSMC's N2 process nodes compared" (TechInsights 분석, 2025년 2월) — 링크
- Tom's Hardware, "TSMC's N2 process has a major advantage over Intel's 18A: SRAM density" (2024년 12월) — 링크
- SemiAnalysis, "Clash of the Foundries: Gate All Around + Backside Power at 2nm" — 링크
- SemiAnalysis, "Is SMIC N+3's Metal Pitch Smaller than Intel 18A's?" (2026년 6월) — 링크
- Tom's Hardware, SemiAnalysis 역설계 연구소 개소 및 SMIC N+3 분석 보도 — 링크
- Wikipedia, "2 nm process" / "3 nm process" / "14 nm process" (IRDS 2021 수치 재인용) — 링크
- SK하이닉스 뉴스룸, "세계 최초 10나노급 6세대 D램 '1c DDR5' 개발" (2024년 8월) — 링크
- WikiChip Fuse, "TSMC N3, And Challenges Ahead" (N3B 게이트 간격·배선 간격) — 링크
- Micron, "Micron Announces Shipment of 1γ (1-gamma) DRAM" (2025년 2월) — 링크
- eeNews Europe, "Micron starts shipping 1γ DRAMs" — 링크
본 글의 치수는 IRDS 2021 로드맵 예상치이며 회사별 실제 공정 치수와는 차이가 있습니다(예: TSMC N3B 공개값 게이트 간격 45nm·배선 간격 23nm). 트랜지스터 밀도는 TechInsights와 SemiAnalysis의 분석·추정치로, 각 사의 공식 발표 수치가 아닙니다. 격자 면적, 머리카락·면적 환산 등은 이해를 돕기 위한 템아이티의 단순 계산입니다(머리카락 굵기 0.08mm, 세계 인구 약 82억 명 가정). 글의 도식은 모두 템아이티가 직접 제작했습니다.
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