[반도체 나노 해부 ③] 작아질수록 비싸진다 — 트랜지스터 원가 역전과 '나노 이후' 15년 로드맵

안녕하세요.

반도체 업계에는 반세기 동안 지켜진 규칙이 있었습니다. 트랜지스터를 작게 만들면 같은 면적에 더 많이 들어가고, 그래서 트랜지스터 하나의 값은 싸진다는 규칙입니다. 우리가 해마다 더 빠른 스마트폰과 PC를 비슷한 가격에 살 수 있었던 이유이기도 합니다.

1편에서는 '2나노'가 길이가 아니라 이름이라는 점을, 2편에서는 그 2나노를 GAA 트랜지스터·후면 전력·EUV로 어떻게 만드는지를 해부했습니다. 마지막 3편은 돈과 미래 이야기입니다. 2나노에서 이 50년 규칙이 어떻게 깨졌는지 직접 계산해 보고, 연구기관 imec이 제시한 '나노 이후' 15년 로드맵을 해외 자료로 정리했습니다.

반도체 나노 해부 연재 구성

① '2나노'는 길이가 아니라 이름이다 — 나노 숫자의 진실

② 2나노는 어떻게 만드나 — GAA 트랜지스터, 후면 전력, High-NA EUV

③ 작아질수록 비싸진다 — 트랜지스터 원가 역전과 '나노 이후'의 로드맵 (이번 글)

이 글의 핵심

첫째, 2나노 웨이퍼 가격은 약 3만 달러로 3나노(약 2만 달러)보다 50% 비싼 것으로 추정됩니다. 밀도 개선은 15~20% 수준이라, 단순 계산하면 트랜지스터 하나의 원가가 25~30% 오릅니다.

둘째, 같은 스마트폰 칩을 3나노에서 2나노로 옮기면 칩 1개의 웨이퍼 가공비는 약 41달러에서 53달러로 30% 오릅니다(같은 수율 가정). 2나노 초기 수율이 70%라면 60달러입니다.

셋째, 앞으로 트랜지스터 간격은 거의 줄지 않습니다. imec 로드맵에서 게이트 간격은 현재 약 48nm에서 2038년 39nm로 약 19% 줄어드는 데 그치고, 2030~2036년에는 42nm에서 멈춥니다. 대신 셀 높이가 132nm에서 50nm로 낮아지고, 2033년 무렵 트랜지스터를 위아래로 쌓는 CFET가 등장합니다. 무어의 법칙이 '작게'에서 '쌓기'로 바뀌는 셈입니다.

1. 50년 규칙이 깨졌다

무어의 법칙은 흔히 '트랜지스터 수가 2년마다 두 배'로 알려져 있지만, 산업을 움직인 진짜 힘은 경제성이었습니다. 미세화할수록 트랜지스터 하나의 값이 떨어졌기 때문에, 반도체 회사는 새 공정으로 옮길 이유가 분명했습니다.

이 규칙은 생각보다 오래전부터 흔들렸습니다. 2024년 Tom's Hardware가 소개한 IEEE 국제전자소자학회(IEDM) 발표 자료에 따르면, 구글의 밀린드 샤가 28나노를 기준으로 정규화한 트랜지스터 1억 개당 비용은 그 이후 공정에서 사실상 제자리이거나 오히려 올랐습니다. 그리고 2나노에서 이 흐름은 뚜렷한 상승으로 바뀌었습니다. EE Times는 2나노 웨이퍼 가격 인상으로 주요 공정 전환에서 처음으로 트랜지스터당 원가가 오를 것이라고 분석했습니다.

미국의 반도체 애널리스트 벤 바자린의 모델도 같은 방향을 가리킵니다. 대형 AI 칩 기준으로 트랜지스터 10억 개를 만드는 비용이 TSMC N5(5나노급)에서 약 5.4달러였는데, A16에서는 약 11달러 안팎으로 약 두 배 오른다는 추정입니다. 바자린은 정확한 금액보다 '방향이 위로 꺾였다'는 점이 핵심이라고 강조했습니다.

2. 웨이퍼 한 장 값은 28나노의 10배

원가 상승의 출발점은 웨이퍼 가격입니다. TSMC는 공정별 가격을 공개하지 않지만, 업계 추정치를 모으면 다음과 같습니다.

공정	300mm 웨이퍼 1장 가공 가격(추정)	28나노 대비
28나노	약 2,500~3,000달러	1배(3,000달러 기준)
7나노	약 8,000달러	약 2.7배
5나노	약 1만6,000~1만8,500달러	약 5~6배
3나노	약 2만 달러	약 6.7배
2나노	약 3만 달러	약 10배
A16(1.6나노급)	약 4만5,000달러(보도된 소문 수준)	약 15배

자료: IBS, EE Times, Silicon Analysts 등 업계 추정치 종합. 배수는 28나노 3,000달러 기준(2,500달러 기준이면 2나노는 약 12배). 실제 계약 가격은 고객별로 다르며 공식 발표치가 아닙니다.

여기서 트랜지스터당 원가를 간단히 계산할 수 있습니다. TSMC가 공식 제시한 개량형 2나노(N2P)의 밀도 개선은 3나노(N3E) 대비 칩 밀도 1.15배, 로직 밀도 1.2배입니다. 웨이퍼 값이 1.5배로 오르는 동안 같은 면적에 들어가는 트랜지스터는 1.15~1.2배 늘어나는 것이니, 트랜지스터 하나의 값은 1.5를 1.15~1.2로 나눈 1.25~1.30배, 즉 25~30% 오르는 셈입니다. 수율 차이는 뺀 계산이라, 신공정 초기라면 실제 상승 폭은 더 큽니다.

3. 계산: 스마트폰 칩 한 개 원가

좀 더 구체적으로, 스마트폰 두뇌(AP) 한 개를 기준으로 계산해 봤습니다. 해외 분석업체 Arete Research는 애플의 첫 3나노 AP(A17 Pro) 크기를 100~110㎟로 추정한 바 있어, 3나노에서 100㎟인 칩을 가정했습니다. 이 칩을 2나노로 옮기면 칩 밀도가 1.15배 좋아지므로 면적은 약 87㎟로 줄어듭니다.

구분	칩 면적	웨이퍼당 칩 수(가장자리 손실 반영)	수율	양품 1개당 가공비
3나노(N3E)	100㎟	약 614개	80%	약 40.7달러
2나노(N2)	87㎟	약 711개	80%	약 52.8달러(+30%)
2나노(N2)	87㎟	약 711개	70%	약 60.3달러(+48%)
2나노(N2)	87㎟	약 711개	60%	약 70.4달러(+73%)

웨이퍼 가격 3나노 2만·2나노 3만 달러(업계 추정), 웨이퍼 가장자리 3mm 제외, 수율은 가정치. 패키징·테스트·설계비·마진 제외. 자체 계산.

칩이 작아져 웨이퍼 한 장에서 나오는 칩 수는 약 16% 늘어나지만, 웨이퍼 값이 50% 오르니 칩 하나의 값은 결국 30% 오릅니다. 신공정 초기에 흔한 것처럼 수율이 60~70%에 머물면 상승 폭은 50~70%까지 커집니다. 2나노 칩을 쓰는 제품이 성능만큼 비싸질 수밖에 없는 구조입니다.

4. 공장과 설계, 들어가는 돈의 단위가 바뀌었다

공장 한 곳에 약 39조 원

웨이퍼 가격이 오르는 이유는 공장이 비싸졌기 때문입니다. 반도체 컨설팅업체 IBS는 월 5만 장 규모의 공장을 짓는 데 3나노는 약 200억 달러, 2나노는 약 280억 달러가 든다고 추정했습니다. 원화로 약 39조 원(달러당 1,400원 가정)입니다. 바자린도 같은 규모의 첨단 설비 투자비가 5나노 때 약 160억 달러에서 2나노·A16 때 280억~300억 달러로 늘었다고 봤습니다.

눈여겨볼 점은 장비 재사용률입니다. 바자린에 따르면 이전 공정 전환 때는 기존 장비의 60~70%를 다시 쓸 수 있었지만, GAA와 후면 전력으로 바뀌면서 기존 장비의 상당수가 쓸모를 잃고 있습니다. 2편에서 본 구조 변화가 곧 투자비 증가로 이어지는 셈입니다.

칩 하나 설계에 1조 원

칩을 설계하는 비용도 가파르게 올랐습니다. 영국 반도체 설계자산(IP) 기업 Arm이 미국 상장 때 제출한 신고서는 IBS 자료를 인용해 첨단 칩 1종의 설계 비용이 7나노 약 2억4,900만 달러에서 2나노 약 7억2,500만 달러로 약 3배가 됐다고 밝혔습니다. 원화로 약 1조 150억 원입니다. IBS가 추정한 28나노 설계비는 발표 시점에 따라 약 4,280만~5,130만 달러였으니, 10여 년 사이 14~17배로 뛴 셈입니다. 같은 자료에 따르면 2나노 칩 설계비의 71%는 소프트웨어 개발, 검증, IP 인증에 들어갑니다.

이 정도 비용을 감당할 수 있는 초기 2나노 고객은 애플, 엔비디아, AMD, 퀄컴 같은 대형 기업 위주라는 보도가 이어집니다. 나머지 기업의 대안은 칩렛입니다. 가장 성능이 중요한 부분만 최신 공정으로 만들고 나머지는 저렴한 공정으로 만들어 한 패키지 안에 붙이는 방식입니다. IEEE Spectrum이 예로 든 AMD MI300은 최신 공정으로 만든 연산 타일을 구형 공정으로 만든 칩 위에 쌓은 구조입니다. EE Times도 2나노 웨이퍼 가격이 칩렛 전환을 앞당기고 있다고 분석했습니다.

5. '나노 이후' 15년: imec 로드맵

그렇다면 미세화는 어디까지 갈 수 있을까요. 세계 반도체 기술 로드맵을 제시하는 벨기에 연구기관 imec이 2026년 5월 공개한 로드맵은 앞으로 15년의 방향을 보여줍니다. imec은 제조사가 아니라 기술 선택지의 위험을 미리 검증하는 연구기관이라, 아래 연도는 상용화 확정 일정이 아니라 연구 목표 시점입니다.

간격은 거의 안 줄고, 셀이 낮아지고, 위로 쌓인다

이 로드맵에서 가장 눈에 띄는 숫자는 게이트 간격(CPP)입니다. Tom's Hardware가 정리한 imec 자료에 따르면 현재 2나노급의 게이트 간격은 약 48nm이고, 2028년 A14에서 45nm, 2030~31년 A10에서 42nm가 된 뒤 2035~36년 A5까지 42nm에 머뭅니다. 2038년 A3에서야 39nm가 됩니다. 12년 동안 약 19% 줄어드는 데 그치는 셈입니다.

대신 기본 논리 셀의 높이는 크게 낮아집니다. 현재 약 132nm인 셀 높이가 A7에서 약 80nm, A5에서 약 64nm, A3에서 약 50nm로 줄어듭니다. 업계가 논리 밀도의 대용 지표로 쓰는 '셀 높이×게이트 간격'으로 계산하면 약 6,336nm²에서 1,950nm²로 3.2배 작아집니다. 간격은 19% 줄어도 셀 면적은 3배 넘게 줄어드는 구조입니다. A3 수준에서는 High-NA보다 한 단계 더 나아간 Hyper-NA EUV가 필요할 수도 있습니다. Tom's Hardware는 이 로드맵이 무어의 법칙을 '트랜지스터를 작게 만드는 것'에서 '셀 크기와 수직 적층'의 문제로 재정의했다고 평가했습니다.

2033년, 트랜지스터를 2층으로: CFET

imec이 다음 트랜지스터로 꼽은 것은 CFET(상보형 전계효과 트랜지스터)입니다. 반도체 논리 회로는 서로 반대로 작동하는 두 종류의 트랜지스터(nMOS·pMOS)를 짝지어 쓰는데, 지금은 둘을 옆으로 나란히 놓습니다. CFET는 이 둘을 위아래로 쌓습니다. IEEE Spectrum은 이렇게 하면 일부 회로의 면적을 절반 가까이 줄일 수 있다고 설명했습니다. imec은 CFET 상용화가 A7 공정, 2033년 무렵 시작될 것으로 봅니다. 다만 A7의 게이트 간격이 A10과 같아, 실제 도입 시점은 제조사 선택에 따라 달라질 수 있다는 단서도 붙어 있습니다.

3사도 이미 시제품을 만들었습니다. TSMC는 2025년 12월 IEDM에서 CFET로 만든 초소형 메모리 셀과 테스트 회로를 발표했고, IEEE Spectrum은 5월 기사에서 삼성이 6월 VLSI 학회에서 나노시트 6층으로 된 역대 가장 작은 CFET를 공개한다고 전했습니다. 인텔은 위층 트랜지스터를 다른 웨이퍼에서 만들어 붙이는 방식을 시험하고 있습니다.

2041년, 실리콘을 넘어: 2D 반도체

imec은 2041년 무렵 트랜지스터의 핵심인 채널을 실리콘에서 이황화몰리브덴 같은 2D 반도체로 바꾸는 전환을 예상합니다. 두께가 원자 한 층, 1nm도 안 되는 소재입니다. 미래 실리콘 나노시트의 두께가 약 3nm인 것과 비교하면 훨씬 얇아, 더 낮은 전압으로 트랜지스터를 켜고 끌 수 있습니다. 이번 전환의 목적은 밀도보다 전력 효율, 즉 와트당 연산 성능을 높이는 데 있습니다.

칩을 쌓는 연결 기술

트랜지스터를 쌓는 것만큼 중요한 것이 칩과 칩을 잇는 기술입니다. imec의 최고기술책임자 파울 헤레만스는 개발 중인 웨이퍼 접합 기술의 연결 간격이 약 200nm 수준이며, 1㎟에 연결점 2,500만 개가 들어가는 밀도라고 설명했습니다. imec은 이렇게 서로 다른 기능에 최적화된 트랜지스터층을 붙여 하나의 칩처럼 쓰는 구상을 'CMOS 2.0'이라고 부릅니다.

회사	다음 공정	일정
TSMC	A14: N2 대비 속도 최대 15% 또는 전력 최대 30% 개선, 로직 밀도 20% 이상 향상 목표 A13·A12: High-NA 없이 진행	2028년 2029년
삼성전자	1.4나노	2029년(2027년에서 연기)
인텔	14A: High-NA EUV 첫 적용	2027년 위험 생산

자료: 각 사 발표, Tom's Hardware, TrendForce, BigGo 보도 종합(2026년 9월 기준).

6. 이것이 의미하는 것

세 가지로 정리할 수 있습니다.

최신 공정 칩의 가격 하한선이 올라갑니다. 트랜지스터당 원가가 떨어지지 않으니, 최신 공정을 쓰는 AI 가속기·고성능 칩의 가격 하한선도 높아집니다. EE Times는 3만 달러짜리 2나노 웨이퍼가 앞으로 나올 AI·고성능 칩의 가격 바닥을 끌어올린다고 분석했습니다.
모든 칩이 최신 공정일 필요는 없습니다. 성능이 꼭 필요한 부분만 최신 공정으로 만들고 나머지는 저렴한 공정을 쓰는 칩렛이 주류가 되고 있습니다. TSMC 매출에서도 7나노보다 오래된 공정이 여전히 23%를 차지합니다(2026년 2분기 웨이퍼 매출 기준).
경쟁의 무대가 '작게'에서 '쌓고 잇기'로 옮겨갑니다. 게이트 간격이 더 줄지 않는 시대에는 셀 설계, 수직 적층, 패키징이 성능을 가릅니다. TSMC가 High-NA 장비 도입은 미루면서도, 지난 8월 첨단 공정과 패키징에 약 294억 달러 규모의 설비 투자를 승인한 것도 같은 흐름으로 볼 수 있습니다.

연재를 마치며

편	질문	답
①	'2나노'는 무엇을 잰 숫자인가	아무것도 재지 않은 세대 이름. 게이트 간격은 로드맵 예상 45nm 안팎
②	2나노는 어떻게 만드나	GAA 트랜지스터, 후면 전력, EUV가 동시에 맞물린 결과
③	작아지면 싸지는가	아니다. 트랜지스터당 원가가 처음으로 오르기 시작했고, 앞으로는 쌓는 경쟁

'2나노', '1.4나노' 같은 숫자는 앞으로도 뉴스에 계속 등장할 것입니다. 하지만 이제 그 숫자 뒤에서 봐야 할 것이 달라졌습니다. 이름보다 밀도를, 밀도보다 트랜지스터당 원가를, 그리고 얼마나 작게 만드느냐보다 얼마나 잘 쌓고 잇느냐를 보는 것이 2020년대 후반 반도체를 읽는 방법입니다.

세 편에 걸친 반도체 나노 해부를 끝까지 읽어 주셔서 감사합니다. 도움이 되셨다면 공감과 구독 부탁드립니다.

이상, 템아이티 였습니다.

참고 자료

Tom's Hardware, "Chips aren't getting cheaper to make — the cost per transistor stopped dropping a decade ago at 28nm" (2024년 2월) — 링크
EE Times, "TSMC Price Hikes End the Era of Cheap Transistors" (2025년 10월) — 링크
Ben Bajarin, "The End of Cheap Transistors" (The Diligence Stack, 2026년 4월) — 링크
Arm Holdings, 미국 SEC 상장 신고서(Form F-1, IBS 설계 비용 인용) — 링크
TechSpot, IBS 2나노 공장 건설비 추정 보도 — 링크
Silicon Analysts, 공정별 웨이퍼 비용 추정 — 링크
TSMC, 첨단 공정 기술 소개(N2P·A16·A14) — 링크
IEEE Spectrum, "The Next 15 Years of Moore's Law, According to Imec" (2026년 5월) — 링크
Tom's Hardware, "Imec's 2026 roadmap details 0.3nm nodes by 2038" (2026년 6월) — 링크
imec, "Outer wall forksheet: bridging nanosheet and CFET" — 링크
TSMC 2026년 2분기 실적 자료(SEC Form 6-K, 공정별 웨이퍼 매출 비중) — 링크
BigGo Finance, TSMC A16 개발 완료·A14 일정 및 삼성 1.4나노 연기·TSMC 설비투자 승인 보도(2026년 8월) — 링크

본 글의 웨이퍼 가격, 공장 건설비, 설계 비용, 트랜지스터당 원가는 IBS, EE Times, Silicon Analysts, 벤 바자린 등 업계 추정치이며 각 사의 공식 발표치가 아닙니다. 칩 1개 원가 계산은 칩 면적(100㎟), 수율(60~80%), 웨이퍼 가장자리 3mm 제외를 가정한 템아이티의 단순 계산으로 패키징·테스트·설계비·마진은 포함하지 않았습니다. 2나노 밀도 개선은 TSMC가 공개한 N2P 대비 N3E 수치를 대용으로 썼습니다. imec 로드맵의 연도와 치수는 연구 목표치이며(Tom's Hardware 정리 기준), 원화 환산은 달러당 1,400원을 가정했습니다. 글의 도식은 모두 템아이티가 직접 제작했습니다.

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